一种集成于FPGA的配置数据解密电路及FPGA
基本信息
| 申请号 | CN202010715243.9 | 申请日 | - |
| 公开（公告）号 | CN112583783A | 公开（公告）日 | 2021-03-30 |
| 申请公布号 | CN112583783A | 申请公布日 | 2021-03-30 |
| 分类号 | G06F21/79(2013.01)I;H04L9/08(2006.01)I;G06F11/10(2006.01)I;H04L9/06(2006.01)I;H04L29/06(2006.01)I;G05B19/042(2006.01)I | 分类 | 电通信技术; |
| 发明人 | 蔡旭伟;王黎明;张亭亭;贾红;陈维新;韦嶔;程显志 | 申请（专利权）人 | 厦门智多晶科技有限公司 |
| 代理机构 | 西安嘉思特知识产权代理事务所（普通合伙） | 代理人 | 刘长春 |
| 地址 | 361012福建省厦门市火炬高新区火炬园火炬路56-58号火炬广场南楼304-20号 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明公开了一种集成于FPGA的配置数据解密电路及FPGA，该配置数据解密电路包括：接收模块，用于接收第一加密配置数据以及解密密钥；数据接收FIFO模块，用于将第一加密配置数据分发至AES解密模块，将解密密钥分发至配置模块；配置模块，用于将解密密钥发送至非易失型存储模块中进行存储；AES解密模块，用于从非易失型存储模块中获取解密密钥；根据解密密钥，将第一加密配置数据解密为第一明文配置数据；解密数据FIFO模块，用于将第一明文配置数据切割为与配置模块匹配的格式；配置模块，还用于根据切割后的第一明文配置数据执行配置操作。本发明可以降低FPGA的数据安全隐患。 |
