互连的多个倒装芯片堆叠的封装结构
基本信息
| 申请号 | CN202121524289.9 | 申请日 | - |
| 公开（公告）号 | CN215869383U | 公开（公告）日 | 2022-02-18 |
| 申请公布号 | CN215869383U | 申请公布日 | 2022-02-18 |
| 分类号 | H01L25/16（2006.01）I;H01L23/31（2006.01）I;H01L23/488（2006.01）I;H01L21/60（2006.01）I;H01L21/56（2006.01）I | 分类 | 基本电气元件; |
| 发明人 | 郑清毅;陈银龙 | 申请（专利权）人 | 芯原微电子（上海）股份有限公司 |
| 代理机构 | 上海光华专利事务所（普通合伙） | 代理人 | 贺妮妮 |
| 地址 | 211500江苏省南京市江北新区星火路17号创智大厦B座22层 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本实用新型提供一种互连的多个倒装芯片堆叠的封装结构，该封装结构包括：重新布线层；沿垂直方向堆叠于重新布线层上表面的倒装芯片堆叠结构；倒装芯片堆叠结构包括N层倒装芯片及N‑1层转接板，N≥2；其中，第一层倒装芯片与第一层转接板焊接在重新布线层上，第M层转接板焊接在第M‑1层转接板上，第M层倒装芯片叠置在第M‑1层倒装芯片上及第M‑1层转接板上，且与第M‑1层倒装芯片非电性连接，与第M‑1层转接板电性连接，N≥M≥2；封装层。该封装结构将现有技术中倒装芯片以水平排布方式封装的封装结构改变为沿垂直排布方式封装的三维封装结构，有效减小了多个倒装芯片堆叠封装的面积利用率，缩小封装体的尺寸，利于产品的小型化。 |
