一种基于FPGA的神经网络卷积运算加速方法
基本信息
| 申请号 | CN202010652922.6 | 申请日 | - |
| 公开（公告）号 | CN111814972A | 公开（公告）日 | 2020-10-23 |
| 申请公布号 | CN111814972A | 申请公布日 | 2020-10-23 |
| 分类号 | G06N3/063(2006.01)I | 分类 | 计算；推算；计数; |
| 发明人 | 张建城 | 申请（专利权）人 | 上海雪湖科技有限公司 |
| 代理机构 | 上海浙晟知识产权代理事务所（普通合伙） | 代理人 | 上海雪湖科技有限公司 |
| 地址 | 200050上海市长宁区长宁路999号6楼6275室 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明涉及到深度学习硬件加速技术领域，尤其涉及到一种基于FPGA的神经网络卷积运算加速方法。包括使用9个乘法器IP core，在设置时选择调用DSP资源，以3个乘法器为一组，使用两级加法器将三个乘法器的输出结果相加，两级加法器的输出数据送入累加器中，最后再将三个累加器的结果通过后面额外设置的两级加法器再次相加，完成运算加速。本发明可以同时兼容3x3和1x1的卷积核计算，相比于其他方案，它的优点在于节省布线资源和寄存器的使用数量，逻辑也相对简单，并且实现了全流水的操作提高了模块的计算效率。 |
