一种降低导通电阻的屏蔽栅沟槽功率MOSFET结构及其制备方法
基本信息
| 申请号 | CN201810175028.7 | 申请日 | - |
| 公开（公告）号 | CN110223919A | 公开（公告）日 | 2019-09-10 |
| 申请公布号 | CN110223919A | 申请公布日 | 2019-09-10 |
| 分类号 | H01L21/336（2006.01）I; H01L29/06（2006.01）I; H01L29/78（2006.01）I | 分类 | 基本电气元件; |
| 发明人 | 张军亮; 陈利; 陈译; 姜帆; 刘玉山 | 申请（专利权）人 | 福建晋润半导体技术有限公司 |
| 代理机构 | - | 代理人 | - |
| 地址 | 362200 福建省泉州市晋江市世纪大道三创园创客大街C区217室 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明提供了一种降低导通电阻的屏蔽栅沟槽功率MOSFET结构及其制备方法，该结构的第二外延层厚度等于沟槽深度，第一氧化层位于沟槽下部与第一多晶硅栅之间，第二氧化层位于第一多晶硅层形成的屏蔽栅极与第二多晶硅层形成的控制栅极之间，包覆第一多晶硅栅顶部且与第一氧化层相连；本发明结构中漂移区采用双外延结构，沟槽底部之下为低电阻率第一外延层，沟槽底部之上为高电阻率第二外延层。第二外延层在反向偏压下耗尽耐压，沟槽底部以下采用低电阻率外延层，第一外延层在通态下能够减小通态电阻，以减小静态功率损耗。 |
