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一种降低JFET区和积累区电阻的VDMOS结构

基本信息

申请号	CN202120066155.0	申请日	-
公开（公告）号	CN213878102U	公开（公告）日	2021-08-03
申请公布号	CN213878102U	申请公布日	2021-08-03
分类号	H01L29/78（2006.01）I;H01L29/06（2006.01）I;H01L21/336（2006.01）I	分类	基本电气元件;
发明人	王丕龙;秦鹏海;张永利;王新强;刘文	申请（专利权）人	深圳佳恩功率半导体有限公司
代理机构	武汉聚信汇智知识产权代理有限公司	代理人	刘丹
地址	518000广东省深圳市宝安区西乡街道固兴社区骏翔U8智造产业园U6.7栋216
法律状态	-

摘要

本实用新型提供了一种降低JFET区和积累区电阻的VDMOS结构，属于VDMOS器件技术领域，该一种降低JFET区和积累区电阻的VDMOS结构包括N+衬底：所述N+衬底的上表面设置有N漂移区，所述N漂移区的内部呈等间距设置有多个P形基区，相邻的所述P形基区之间通过所述N漂移区将多个所述P形基区隔离，相邻的所述P形基区之间设置有栅极氧化层，所述栅极氧化层的下表面且位于相邻的所述P形基区的边缘延伸至所述P形基区的内部，所述栅极氧化层的上表面设置有多硅晶栅极，且多硅晶栅极的中部断开，以形成有多晶硅栅注入窗口，由此可降低N漂移区和N+衬底的电阻率，较低的N漂移区和N+衬底的电阻率在其导通状态时，具有更小的导通电阻，降低导通损耗。