一种对VerilogHDL进行行为仿真的方法
基本信息
| 申请号 | CN202210427569.0 | 申请日 | - |
| 公开（公告）号 | CN114528793A | 公开（公告）日 | 2022-05-24 |
| 申请公布号 | CN114528793A | 申请公布日 | 2022-05-24 |
| 分类号 | G06F30/3308（2020.01）I | 分类 | 计算；推算；计数; |
| 发明人 | 王彦鹏;李立;谢辉 | 申请（专利权）人 | 湖南泛联新安信息科技有限公司 |
| 代理机构 | 长沙市护航专利代理事务所（特殊普通合伙） | 代理人 | - |
| 地址 | 410005湖南省长沙市开福区伍家岭街道栖凤路486号凯乐微谷商务中心1栋1710、1711房 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明公开了一种对Verilog HDL进行行为仿真的方法，包括获取当前仿真时刻的5个事件队列，检测队列A是否为空，若不为空，依次执行队列A中事件的处理函数；检查队列B是否为空，如果不为空，依次执行队列B中事件的处理函数；检查队列C是否为空，如果不为空，依次执行队列C中事件的处理函数；检查队列B是否为空，如果为空，检查队列D是否为空，如果不为空，依次执行队列D中事件的处理函数；检查队列B是否为空，如果为空，检查队列D是否为空，如果为空，检查是否触发了系统函数，如果触发了，依次执行队列E被触发的系统函数，完成当前仿真时刻的队列。在保证与verilog标准语义一致的前提下，更容易使用编程语言实现。 |
