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基于多FPGA互联的DUT时钟信号恢复方法及系统

基本信息

申请号	CN202011445207.1	申请日	-
公开（公告）号	CN112558684A	公开（公告）日	2021-03-26
申请公布号	CN112558684A	申请公布日	2021-03-26
分类号	G06F1/08(2006.01)I;G06F1/24(2006.01)I	分类	计算；推算；计数;
发明人	丁群;周缵;江吕锋;刘敢峰	申请（专利权）人	芯原微电子（南京）有限公司
代理机构	上海光华专利事务所（普通合伙）	代理人	倪静
地址	201203上海市浦东新区中国(上海)自由贸易试验区春晓路289号张江大厦20A（疫情期间寄顺丰）
法律状态	-

摘要

本发明提供基于多FPGA互联的DUT时钟信号恢复方法及系统。所述方法包括：用PLL反馈模式锁定互联的每个FPGA内部CLK_IN和CLK_OUT的相位；将时钟源经过clk_buffer分成多路，经过相同走线长度输入到每个FPGA的专用时钟引脚以作为所述PLL的输入，并输出DUT时钟信号；判断各FPGA输出的DUT时钟信号是否同相位，在输出的DUT时钟信号为不同相位的情况下，重置各个FPGA的PLL直至各FPGA输出的DUT时钟信号同相位。本发明对大型同步逻辑RTL的分割点无特殊要求，尤其适合大型同步逻辑在多个FPGA上的真实功能和性能验证；可以保证原有设计RTL的数据吞吐效率，不增加任何额外时钟级延时，且FPGA具有相当快的运行速度；配合SelectIO使用，可以进行大量信号跨FPGA互传，并且实现后FPGA工程时序易收敛。