FPGA逻辑综合中加法器优化的实现方法及装置、系统
基本信息
| 申请号 | CN201911105925.1 | 申请日 | - |
| 公开（公告）号 | CN111027267A | 公开（公告）日 | 2021-01-19 |
| 申请公布号 | CN111027267A | 申请公布日 | 2021-01-19 |
| 分类号 | G06F30/343;G06F30/337;G06F30/327 | 分类 | 计算；推算；计数; |
| 发明人 | 刘奎;王宁;罗威;宋宁;刘建华 | 申请（专利权）人 | 科学城（广州）绿色融资担保有限公司 |
| 代理机构 | 广州三环专利商标代理有限公司 | 代理人 | 肖宇扬;江银会 |
| 地址 | 510000 广东省广州市黄埔区科学大道243号1001房 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明公开了一种FPGA逻辑综合中加法器优化的实现方法及装置、系统，包括：后端处理装置读取前端逻辑综合装置生成的综合后网表并判断综合后网表中的加法器与后端需求是否匹配，若否，则生成加法器优化导向信息并反馈至前端逻辑综合装置；当接收到后端处理装置反馈的加法器优化导向信息时，前端逻辑综合装置根据加法器优化导向信息优化综合后网表中的加法器得到目标优化结果并根据目标优化结果生成新的综合后网表，其中，前端逻辑综合装置生成的综合后网表用于提供给后端处理装置。可见，实施本发明能够通过后端需求引导加法器的优化，不仅提高了加法器优化方式的通用性以及优化效率，还提高了加法器优化后的结果与后端需求的匹配度。 |
