一种基于动态非平衡时钟的芯片设计优化系统及方法
基本信息
| 申请号 | CN202110201459.8 | 申请日 | - |
| 公开（公告）号 | CN112818620A | 公开（公告）日 | 2021-05-18 |
| 申请公布号 | CN112818620A | 申请公布日 | 2021-05-18 |
| 分类号 | G06F30/337;G06F30/3312;G06F30/327;G06F30/396 | 分类 | 计算；推算；计数; |
| 发明人 | 袁肖华;于威;阙诗璇 | 申请（专利权）人 | 上海芷锐电子科技有限公司 |
| 代理机构 | 南京钟山专利代理有限公司 | 代理人 | 苏良 |
| 地址 | 201100 上海市闵行区苏召路1628号 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明提出了一种基于动态非平衡时钟的芯片设计优化系统及方法。其在设计的综合阶段，分析设计的时序路径，并根据当前的时序结果分析并动态地调整时序单元的时钟延迟，将时钟延迟结果向芯片设计实现流程的后续步骤传递，从而在时钟树综合时，按照要求综合出非平衡的时钟树结构。在芯片设计实现过程中的综合及布局布线阶段时，动态地调整整个叶节点时钟网络的延迟，以达到迅速收敛时序的目的。由于使用了动态非平衡时钟网络，使得芯片设计的时序路径有更多的时序裕量，使芯片实现工具对整个设计的时序能作更好的优化，时序紧张的路径不再需要更多复杂的优化，从而减小整个设计的面积，减小功耗，提高设计可实现的时钟速度，提高设计性能。 |
