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通过串行并行总线相互转换以减少线缆数量的方法

基本信息

申请号 CN201510235463.0 申请日 -
公开（公告）号 CN104881390B 公开（公告）日 2018-02-27
申请公布号 CN104881390B 申请公布日 2018-02-27
分类号 G06F13/42 分类 计算；推算；计数;
发明人 闫树军;李毅;陈平山 申请（专利权）人 杭州奕霖传感科技有限公司
代理机构 杭州斯可睿专利事务所有限公司 代理人 杭州紫来测控技术有限公司
地址 310000 浙江省杭州市滨江区滨安路1180号1幢2层260室
法律状态 -

摘要

摘要 本发明设计一种通过串行并行总线相互转换以减少线缆数量的方法，采用一颗CPLD或FPGA可编程逻辑芯片，且芯片内部带有DLL（delay‑locked loop）和DDR（Double Data Rate）功能，以及芯片的管脚速率和系统时钟频率应至少是所有低速信号2倍以上。各类低速总线信号、各类低速信号送入至可编程逻辑芯片，其随路同步时钟或其他时钟也送入至可编程逻辑芯片。FIFO存储单元用于串并转换时数据缓存用。DDR采样单元用于低速信号在时钟的上升沿、下降沿同时采样，从而降低可编程逻辑芯片内部系统时钟频率2倍，降低了对芯片内的系统时钟频率要求。