一种时序电路优化方法、装置及其存储介质
基本信息
| 申请号 | CN202110025436.6 | 申请日 | - |
| 公开（公告）号 | CN112783065B | 公开（公告）日 | 2022-01-28 |
| 申请公布号 | CN112783065B | 申请公布日 | 2022-01-28 |
| 分类号 | G05B19/042（2006.01）I | 分类 | 控制；调节; |
| 发明人 | 吴景生;葛颖峰;徐祎喆;朱勇 | 申请（专利权）人 | 重庆百瑞互联电子技术有限公司 |
| 代理机构 | 北京国科程知识产权代理事务所（普通合伙） | 代理人 | 曹晓斐 |
| 地址 | 401120重庆市渝北区仙桃街道数据谷中路99号B1-1栋第1层 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明公开了一种时序电路优化方法、装置及其存储介质，属于数字集成电路领域。本发明主要包括提供一种时序电路优化方法，其包括：对在时序传递的方向上具有连续多条违例时序路径以及连续多条违例路径后面具有至少一条富裕时序路径的连续多条时序路径，根据连续多条时序路径中每条时序路径的时间裕量值对连续多条时序路径进行分组得到至少一个可优化时序路径组；根据至少一个可优化时序路径组中每组可优化时序路径组的每条时序路径的时间裕量值对每组可优化时序路径组中每条时序路径后第一个触发器的本地时钟端的时钟延迟进行设置，能够实现对时序电路中连续出现的多处时序违例路径进行优化。 |
