一种芯片的可测试性架构
基本信息
| 申请号 | CN202022636637.3 | 申请日 | - |
| 公开（公告）号 | CN213751053U | 公开（公告）日 | 2021-07-20 |
| 申请公布号 | CN213751053U | 申请公布日 | 2021-07-20 |
| 分类号 | G06F11/22（2006.01）I;G01R31/28（2006.01）I | 分类 | 计算；推算；计数; |
| 发明人 | 张陈兰;黄平;何梓明;杨洋;陈宏 | 申请（专利权）人 | 无锡华大国奇科技有限公司 |
| 代理机构 | 杭州裕阳联合专利代理有限公司 | 代理人 | 田金霞 |
| 地址 | 214100江苏省无锡市滨湖区建筑西路777号A1幢东侧17层东南侧 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本实用新型公开了一种芯片的可测试性架构，涉及集成电路技术领域。本实用新型所提供的可测试性架构包括测试逻辑模块和功能逻辑模块，所述测试逻辑模块包括独立测试单元和混合测试单元，所述独立测试单元和所述功能逻辑模块相互分离；所述可测试性架构具有功能模式和测试模式，在所述功能模式下，所述独立测试单元的供电被断开；在测试模式下，所述独立测试单元、所述混合测试单元、所述功能逻辑模块的供电处于接通状态。本实用新型在使用时钟门控降低可测试设计芯片动态功耗的基础上，通过多电源域的方法，对测试逻辑模块断电，达到大幅度减少静态功耗的目的，使得芯片的工作时的总体功耗更低。 |
