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一种自偏置的带隙基准电路

基本信息

申请号	CN201910954319.0	申请日	-
公开（公告）号	CN110888485B	公开（公告）日	2022-01-18
申请公布号	CN110888485B	申请公布日	2022-01-18
分类号	G05F1/567（2006.01）I	分类	控制；调节;
发明人	关宇恒;朱敏	申请（专利权）人	芯创智（北京）微电子有限公司
代理机构	北京天悦专利代理事务所（普通合伙）	代理人	田明;文永明
地址	100176北京市大兴区北京经济技术开发区荣华中路10号1幢A座17层1717
法律状态	-

摘要

本发明提供一种自偏置的带隙基准电路，包括带隙基准电路：晶体管M1漏极与M3漏极相连，并且与M1、M2栅极相连；M2漏极与M4漏极相连，并且与M5、M6、M8、M11栅极相连；M3、M4、M7与串联的晶体管组M12、M13、M14的栅极相连；第一晶体管Q1基极与集电极连接并接地，第一晶体管Q1发射极与M1源极相连；第二晶体管Q2基极与集电极连接并接地，第二晶体管Q2发射极连接R1一端，R1另一端连接M2源极，产生与温度系数成正比的电流值；第三晶体管Q3基极与集电极连接并接地，第三晶体管Q3发射极连接R2的一端，R2的另一端连接M7漏极，产生与温度系数成反比的电压值。本发明能获得一个对电源电压不敏感、低功耗、低温度系数、且快速响应的带隙基准电压。