一种乱序提交指令的装置及其方法
基本信息
| 申请号 | CN202111353500.X | 申请日 | - |
| 公开（公告）号 | CN114217859A | 公开（公告）日 | 2022-03-22 |
| 申请公布号 | CN114217859A | 申请公布日 | 2022-03-22 |
| 分类号 | G06F9/38（2006.01）I | 分类 | 计算；推算；计数; |
| 发明人 | 刘权胜;余红斌;刘磊 | 申请（专利权）人 | 广东赛昉科技有限公司 |
| 代理机构 | 上海邦德专利代理事务所（普通合伙） | 代理人 | 周念沙 |
| 地址 | 528300广东省佛山市顺德区大良街道云路社区昊阳路2号A区S201室 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明公开了一种乱序提交指令的装置及其方法，包括：指令高速缓冲存储器、与所述指令高速缓冲存储器信号连接的取指令模块、与所述取指令模块信号连接的指令列队模块与CPU分支处理模块、与所述指令列队模块信号连接的解码器、与所述解码器信号连接的uop队列模块、与所述uop队列模块信号连接的重命名寄存器、与所述重命名寄存器信号连接的分配模块、与分配模块信号连接的调度程序模块及与所述调度程序模块信号连接的多个执行单元，多个所述执行单元信号连接有重新排序缓冲区，其中一执行单元信号连接有数据缓冲区。根据本发明，能够乱序提交流水线中未执行完成之后的指令，降低由于指令本身或者L2/内存访问延时带来的性能损失。 |
