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一种基于AXI4总线的FPGA与DDR高速数据包传输系统及方法

基本信息

申请号	CN201911266920.7	申请日	-
公开（公告）号	CN112948295A	公开（公告）日	2021-06-11
申请公布号	CN112948295A	申请公布日	2021-06-11
分类号	G06F13/20;G06F13/28	分类	计算；推算；计数;
发明人	郭志川;黄逍颖;宋曼谷	申请（专利权）人	中科海网（苏州）网络科技有限公司
代理机构	北京方安思达知识产权代理有限公司	代理人	陈琳琳;杨青
地址	100190 北京市海淀区北四环西路21号
法律状态	-

摘要

本发明公开了一种基于AXI4总线的FPGA与DDR高速数据包传输系统及方法。所述系统通过FPGA实现，包括解析模块、FIFO、填充触发模块、数据填充模块、数据控制模块、AXI4接口模块和DDR；解析模块，用于对光口收到的以太网数据包进行协议解析，按照顺序写入FIFO；FIFO，用于对其写入的数据进行跨时钟域转换和数据结构转换；填充触发模块，用于在检测到触发条件满足时，设置填充使能信号为1；数据填充模块，用于在检测到填充使能信号为1时，将FIFO中的数据量补为64B的整数倍；数据控制模块，用于根据FIFO中的数据大小，调整突发长度，触发一次AXI4数据突发读取；AXI4接口模块,用于通过AXI4突发模式将FIFO的数据高速传输至DDR；DDR通过DMA将数据大块传输到服务器。