首页/ 睿迪纳（南京）电子科技有限公司/ 专利详情

一种基于分数折叠的信号处理器件的实现方法

基本信息

申请号 CN202110106864.1 申请日 -
公开（公告）号 CN112436842B 公开（公告）日 2021-05-14
申请公布号 CN112436842B 申请公布日 2021-05-14
分类号 H03M13/15 分类 基本电子电路;
发明人 林敏;刘文文 申请（专利权）人 睿迪纳（南京）电子科技有限公司
代理机构 南京瑞华腾知识产权代理事务所（普通合伙） 代理人 邱欢欢
地址 211800 江苏省南京市浦口区桥林街道步月路29号12幢-504
法律状态 -

摘要

摘要 本发明公开了一种基于分数折叠的信号处理器件的实现方法。该实现方法包括：对x个并行且相同的处理单元以折叠因子为x进行折叠形成一个处理单元，对比折叠后的第二处理模块的运算时间与第一处理模块的运算时间的大小，如大于则进行时钟缩减。本发明的伴随式计算模块、解关键方程模块和陈氏搜索错误估值模块的运算时间匹配，而且几乎没有额外的硬件消耗，能够将解关键方程模块中的并行处理单元折叠到最少，且折叠后的解关键方程模块的运算时间不会超出伴随式计算模块和陈氏搜索错误估值模块的运算时间，这种基于分数折叠的模块间运算时间匹配的方法，具有很好的节省功耗的特点。