FPGA静态时序分析方法
基本信息
| 申请号 | CN201711416469.3 | 申请日 | - |
| 公开（公告）号 | CN108073771B | 公开（公告）日 | 2022-01-04 |
| 申请公布号 | CN108073771B | 申请公布日 | 2022-01-04 |
| 分类号 | G06F30/331（2020.01）I;G06F30/3312（2020.01）I | 分类 | 计算；推算；计数; |
| 发明人 | 杨兴;张海涛 | 申请（专利权）人 | 中国电子科技集团公司第四十七研究所 |
| 代理机构 | 沈阳科苑专利商标代理有限公司 | 代理人 | 王倩 |
| 地址 | 110032辽宁省沈阳市皇姑区陵园街20号 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明涉及FPGA静态时序分析方法，具体为提取出整个电路存在的所有时序路径，考察信号在这些路径上通过时是否满足时序约束的要求，通过对最大路径延迟和最小路径延迟的分析找出违背时序约束的错误。本发明能够更快的发现使芯片时序失效和对芯片性能起决定作用的关键路径。 |
