SystemVerilog覆盖集生成方法及装置
基本信息
| 申请号 | CN202110424242.3 | 申请日 | - |
| 公开（公告）号 | CN113158607A | 公开（公告）日 | 2021-07-23 |
| 申请公布号 | CN113158607A | 申请公布日 | 2021-07-23 |
| 分类号 | G06F30/367（2020.01）I | 分类 | 计算；推算；计数; |
| 发明人 | 朱琳琳;刘小波;杜世淼 | 申请（专利权）人 | 四川微巨芯科技有限公司 |
| 代理机构 | 成都科海专利事务有限责任公司 | 代理人 | 刘宁 |
| 地址 | 610000四川省成都市中国（四川）自由贸易试验区成都高新区天华二路219号C区11号楼23层 | ||
| 法律状态 | - | ||
摘要
| 摘要 | 本发明涉及一种SystemVerilog覆盖集生成方法及装置，该方法包括：基于预设的按照预设规则在Excel文档中写入收集的功能测试点的相关信息；使用预设的脚本基于所述Excel文档生成覆盖集。本发明采用以上技术方案，验证工作者只需在Excel文件中以更友好的输入界面量化功能点，再由脚本（Perl）基于该文件自动生成覆盖集以提高效率。避免了手动书写覆盖集则工作量大且效率低下的问题。 |
