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一种改善锁相环频率切换时间的方法

基本信息

申请号 CN201810583685.5 申请日 -
公开（公告）号 CN108880540B 公开（公告）日 2022-03-15
申请公布号 CN108880540B 申请公布日 2022-03-15
分类号 H03L7/18（2006.01）I 分类 基本电子电路;
发明人 郑贤;刘亮;何攀峰;范吉伟;刘青松 申请（专利权）人 中国电子科技集团公司第四十一研究所
代理机构 青岛智地领创专利代理有限公司 代理人 种艳丽
地址 266555山东省青岛市黄岛区经济技术开发区香江路98号
法律状态 -

摘要

摘要 本发明公开了一种改善锁相环频率切换时间的方法，属于通信领域，本发明主要通过两种方法来改善频率切换时间，一是PLL所有的控制用FPGA进行智能控制，然后通过FPGA并行送数，由于FPGA能够采用高速时钟，基本上忽略了送数时间，二是锁相环用两个带宽来切换，加快锁相环的锁相过程；本发明通过开机送数，将VCO预置参数寄存在FPGA寄存器上，不需要每次切换频率工控机重新计算判断，只需要FPGA简单判断后调取参数即可；本发明通过宽带和窄带带宽自动切换来提高切换速度，加速PLL锁相过程，可以将PLL的频率切换时间从200us改善到最大时间在10us以下。